邊界掃描測試發(fā)展于上個世紀90年代，隨著大規(guī)模集成電路的出現(xiàn)，印制電路板制造工藝向小，微，薄發(fā)展，傳統(tǒng)的ICT 測試已經(jīng)沒有辦法滿足這類產(chǎn)品的測試要求。由于芯片的引腳多，元器件體積小，板的密度特別大，根本沒有辦法進行下探針測試。一種新的測試技術(shù)產(chǎn)生了，聯(lián)合測試行為組織（Joint Test Action Group）簡稱JTAG 定義這種新的測試方法即邊界掃描測試。

被國際電工委員會收錄為IEEE1149.1-1990 邊界掃描測試測試訪問端口和邊界掃描結(jié)構(gòu)標準。該標準規(guī)定了進行邊界掃描測試所需要的硬件和軟件。自從1990 年批準后，IEEE 分別于1993 年和1995 年對該標準作了補充，形成了現(xiàn)在使用的IEEE1149.1a-1993 和IEEE1149.1b-1994。JTAG 主要應(yīng)用于：電路的邊界掃描測試和可編程芯片的在線系統(tǒng)編程。

1990年JTAG正式由IEEE的1149.1-1990號文檔標準化，在1994年，加入了補充文檔對邊界掃描描述語言（BSDL）進行了說明。從那時開始，這個標準被全球的電子企業(yè)廣泛采用。邊界掃描幾乎成為了JTAG的同義詞。

　　在設(shè)計印刷電路版時, 目前最主要用在測試集成電路的副區(qū)塊，而且也提供一個在嵌入式系統(tǒng)很有用的除錯機制，提供一個在系統(tǒng)中方便的"后門"。當使用一些除錯工具像電路內(nèi)模擬器用JTAG當做訊號傳輸?shù)臋C制，使得程式設(shè)計師可以經(jīng)由JTAG去讀取整合在CPU上的除錯模組。除錯模組可以讓程式設(shè)計師除錯嵌入式系統(tǒng)中的軟件 。

　　邊掃描測試是在20世紀80年代中期做為解決PCB物理訪問問題的JTAG接口發(fā)展起來的，這樣的問題是新的封裝技術(shù)導(dǎo)致電路板裝配日益擁擠所產(chǎn)生的。邊界掃描在芯片級層次上嵌入測試電路，以形成全面的電路板級測試協(xié)議。利用邊界掃描－－自1990年以來的行業(yè)標準IEEE 1149.1－－您甚至能夠?qū)ψ顝?fù)雜的裝配進行測試、調(diào)試和在系統(tǒng)設(shè)備編程，并且診斷出硬件問題。

通過提供對掃描鏈的IO的訪問，可以消除或極大地減少對電路板上物理測試點的需要，這就會顯著節(jié)約成本，因為電路板布局更簡單、測試夾具更廉價、電路中的測試系統(tǒng)耗時更少、標準接口的使用增加、上市時間更快。除了可以進行電路板測試之外，邊界掃描允許在PCB貼片之后，在電路板上對幾乎所有類型的CPLD和閃存進行編程，無論尺寸或封裝類型如何。在系統(tǒng)編程可通過降低設(shè)備處理、簡化庫存管理和在電路板生產(chǎn)線上集成編程步驟來節(jié)約成本并提高產(chǎn)量。

IEEE 1149.1 標準規(guī)定了一個四線串行接口（第五條線是可選的），該接口稱作測試訪問端口（TAP），用于訪問復(fù)雜的集成電路（IC），例如微處理器、DSP、ASIC和CPLD。除了TAP之外，混合IC也包含移位寄存器和狀態(tài)機，以執(zhí)行邊界掃描功能。在TDI（測試數(shù)據(jù)輸入）引線上輸入到芯片中的數(shù)據(jù)存儲在指令寄存器中或一個數(shù)據(jù)寄存器中。串行數(shù)據(jù)從TDO（測試數(shù)據(jù)輸出）引線上離開芯片。邊界掃描邏輯由TCK（測試時鐘）上的信號計時，而且TMS（測試模式選擇）信號驅(qū)動TAP控制器的狀態(tài)。TRST（測試重置）是可選項。在PCB上可串行互連多個可兼容掃描功能的IC，形成一個或多個掃描鏈，每一個鏈都由其自己的TAP。每一個掃描鏈提供電氣訪問，從串行TAP接口到作為鏈的一部分的每一個IC上的每一個引線。在正常的操作過程中，IC執(zhí)行其預(yù)定功能，就好像邊界掃描電路不存在。但是，當為了進行測試或在系統(tǒng)編程而激活設(shè)備的掃描邏輯時，數(shù)據(jù)可以傳送到IC中，并且使用串行接口從IC中讀取出來。這樣數(shù)據(jù)可以用來激活設(shè)備核心，將信號從設(shè)備引線發(fā)送到PCB上，讀出PCB的輸入引線并讀出設(shè)備輸出。